문서 ID: 000079609 콘텐츠 형태: 문제 해결 마지막 검토일: 2011-09-23

Stratix V 클럭 네트워크 올바르지 않음

환경

  • 인텔® Quartus® II 구독 에디션
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    Quartus II 소프트웨어가 타이밍을 올바르게 모델링하지 않습니다. 둘 다 Stratix V ES 장치에서 클럭 네트워크의 성능 클럭 신호의 가장자리가 사용됩니다. Stratix V 엔지니어링에 영향을 미칩니다. 샘플 장치.

    해결 방법

    해당 클럭 주파수는 Stratix V 데이터시트를 참조하십시오. 이 경우 제한이 있습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    Stratix® V FPGA

    이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.