문서 ID: 000079680 콘텐츠 형태: 문제 해결 마지막 검토일: 2014-07-01

tx_path_delay_10g_data 및 tx_path_delay_1g_data 신호 설명은 왜 낮은 지연 시간 이더넷 10G MAC 사용자 가이드에서 Arria V 및 Stratix V 장치의 데이터 폭을 16/22로 참조합니까?

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Altera® 저지연 이더넷 10G MAC 사용자 가이드(PDF)의 "표 5-16: IEEE 1588v2 이그레스 전송 신호"의 실수로 인해 tx_path_delay_10g_data 및 tx_path_delay_1g_data 신호 설명은 Arria® V 및 Stratix® V 장치의 데이터 폭을 16/22로 나타냅니다.

    tx_path_delay_10g_data tx_path_delay_1g_data 신호는 15/21의 데이터 폭을 참조해야 합니다.

    해결 방법

    이 문제는 지연 시간이 짧은 이더넷 10G MAC 사용자 가이드(PDF)의 향후 버전에서 해결됩니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 7 제품

    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V GT FPGA
    Arria® V GX FPGA
    Arria® V ST SoC FPGA
    Stratix® V GX FPGA
    Stratix® V GT FPGA

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    보증 제외

    1

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