문서 ID: 000079687 콘텐츠 형태: 문제 해결 마지막 검토일: 2014-04-16

PCI Express VHDL altpcierd_write_dma_requester_128.vhd용 Stratix IV 하드 IP가 Verilog와 다른 이유는 무엇입니까?

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

VHDL의 PCI Express®용 Stratix IV® 하드 IP는 Verilog HDL과 모순됩니다. 이러한 불일치로 인해 TX 인터페이스의 특정 주소에 대한 PCIe 설계에 오류가 발생할 수 있습니다.

해결 방법 1036 줄의 altpcierd_write_dma_requester_128.vhd에서 변경:

tx_desc_addr <= tx_desc_addr_pipe;

받는 사람

tx_desc_addr <= tx_desc_addr tx_length_byte_32ext;

관련 제품

이 문서는 다음 항목에 적용됩니다. 3 제품

Stratix® IV FPGA
Stratix® IV GT FPGA
Stratix® IV GX FPGA

이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.