Quartus® II 소프트웨어는 설계를 성공적으로 컴파일하기 위해 다음과 같은 결합 채널 구성을 위한 특정 채널 배치가 필요합니다.
1) x4 결합 채널 구성:
PCI Express(PIPE) x4 및 XAUI 모드에서는 송신기와 수신기 채널이 모두 연결됩니다. 기본 x4 모드에서는 송신기 채널만 연결됩니다.
a) PCI Express(PIPE) x4 또는 XAUI 구현의 경우 다음과 같이 ALT2GXB 논리 채널을 물리적 채널에 연결해야 합니다.
- 논리 채널 0(tx_dataout[0]/rx_datain[0]) -> 트랜시버 블록의 물리 채널 0
- 논리 채널 1(tx_dataout[1]/rx_datain[1]) -> 트랜시버 블록의 물리 채널 1
- 논리 채널 2(tx_dataout[2]/rx_datain[2]) -> 트랜시버 블록의 물리 채널 2
- 논리 채널 3(tx_dataout[3]/rx_datain[3]) -> 트랜시버 블록의 물리 채널 3
b) 기본 x4 구현의 경우 다음과 같이 ALT2GXB 논리 채널을 물리적 채널에 연결해야 합니다.
- 논리 채널 0(tx_dataout[0]) - 트랜시버 블록의 > 물리 채널 0
- 논리 채널 1(tx_dataout[1]) -> 트랜시버 블록의 물리 채널 1
- 논리 채널 2(tx_dataout[2]) -> 트랜시버 블록의 물리 채널 2
- 논리 채널 3 (tx_dataout[3]) -> 트랜시버 블록의 물리 채널 3
Quartus® II 소프트웨어는 위에서 권장한 대로 논리 채널이 물리 채널에 연결되지 않은 경우 컴파일 오류를 생성합니다.
x4 결합 구성의 경우 Altera는 트랜시버 블록의 물리적 채널 0, 1, 2 및 3을 각 커넥터의 레인 0, 1, 2 및 3에 각각 연결할 것을 권장합니다.
2) x8 결합 채널 구성:
PCI Express(PIPE) x8 구현의 경우 다음과 같이 ALT2GXB 논리 채널을 실제 채널에 연결해야 합니다.
- 논리 채널 0(tx_dataout[0]/rx_datain[0]) -> 마스터 트랜시버 블록의 물리 채널 0
- 논리 채널 1(tx_dataout[1]/rx_datain[1]) -> 마스터 트랜시버 블록의 물리 채널 1
- 논리 채널 2(tx_dataout[2]/rx_datain[2]) -> 마스터 트랜시버 블록의 물리 채널 2
- 논리 채널 3(tx_dataout[3]/rx_datain[3]) -> 마스터 트랜시버 블록의 물리 채널 3
- 논리 채널 4(tx_dataout[4]/rx_datain[4]) -> 슬레이브 트랜시버 블록의 물리 채널 0
- 논리 채널 5(tx_dataout[5]/rx_datain[5]) -> 슬레이브 트랜시버 블록의 물리 채널 1
- 논리 채널 6(tx_dataout[6]/rx_datain[6]) -> 슬레이브 트랜시버 블록의 물리 채널 2
- 논리 채널 7(tx_dataout[7]/rx_datain[7]) -> 슬레이브 트랜시버 블록의 물리 채널 3
Quartus® II 소프트웨어는 위에서 권장한 대로 논리 채널이 물리 채널에 연결되지 않은 경우 컴파일 오류를 생성합니다.
PCI Express x8 링크의 경우 Altera는 트랜시버 블록의 물리적 채널 0, 1, 2, 3, 4, 5, 6 및 7을 PCI Express 에지 커넥터 레인 0, 1, 2, 3, 4, 5, 6 및 7에 각각 연결할 것을 권장합니다.
다른 모든 Stratix II GX 장치의 PCI Express x8 레인 매핑에 대한 합법적인 물리적 채널의 경우 Stratix II GX 장치 핸드북 2권의 "Stratix II GX 트랜시버 아키텍처 개요" 장의 "트랜시버 클럭 배포" 섹션을 참조하십시오.