문서 ID: 000079782 콘텐츠 형태: 문제 해결 마지막 검토일: 2012-09-11

디자인을 컴파일하고 실험실에서 작업했습니다. Ive는 동일한 버전의 Quartus® II 소프트웨어에서 동일한 RTL을 다시 컴파일했으며 작동하지 않습니다. 무엇이 잘못될 수 있습니까?

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

한계 변경으로 영향을 받을 수 있는 설계에 영향을 줄 수 있는 다음과 같은 일반적인 문제 영역을 확인하십시오.

 

  1. 아날로그 현상:

·         사양 내에 없는 전원 및 접지

·         분리 불충분

·         소음/ 신호 무결성

 

  1. 타이밍 제약 조건

·         불완전한 제약 조건

·         부정확한 제약 조건

·         잘못된 타이밍 예외 제약 조건

 

  1. 비동기 인터페이스의 부적절한 처리

·         설계 도우미를 사용하여 설계 확인 – 문제를 해결하는 데 도움이 되는 유용한 정보를 찾을 수 있습니다.

·         구조 재설정

·         비동기 클럭 도메인 전송

·         비동기 신호

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    Stratix® III FPGA

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