문서 ID: 000079826 콘텐츠 형태: 문제 해결 마지막 검토일: 2012-09-11

Stratix III DDR2 UniPHY 설계에 mem_dm 핀이 11.1로 제한되지 않는 이유는 무엇입니까?

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명 Stratix® III DDR2 UniPHY는 DQ 및 DM 핀에 매크로 타이밍 모델을 사용하므로 해당 핀에 출력 지연 제약이 필요하지 않습니다. 이러한 핀은 제약이 없으므로 SDC 파일에서 이러한 출력 경로가 절단되어야 합니다. Megawizard는 DQ 핀에 대한 SDC에서 절단 경로 할당을 자동으로 추가하지만, 제한되지 않는 패스 메시지로 이어지는 DM 핀에 대해 해당 할당을 추가하지 않습니다. 
    해결 방법 DM 핀이 비제한 상태로 표시되지 않도록 하려면 DQ 핀과 마찬가지로 SDC 파일에 컷 경로를 추가할 수 있습니다. 이 작업을 수행하든 그렇지 않든 디자인의 실제 구현에 영향을 미치지 않습니다.

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