문서 ID: 000079862 콘텐츠 형태: 문제 해결 마지막 검토일: 2014-06-17

내 설계가 DCD(듀티 사이클 왜곡) 규정 준수 테스트에 실패할 경우 Altera EMIF(외부 메모리 인터페이스) IP를 사용하여 DDR 타이밍에 대한 우려가 있습니까?

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

설계가 DCD 컴플라이언스 테스트에 실패할 경우, 다음이 사실일 경우 PVT(프로세스, 전압 및 온도)를 통해 시스템 기능이 여전히 보장될 수 있습니다.

모든 메모리 타이밍 매개변수는 메모리 속도 등급에 따라 EMIF IP GUI(그래픽 사용자 인터페이스)에서 올바르게 설정되며 메모리 공급업체 데이터 시트를 참조하십시오.

보드 수준의 모든 효과는 보드 설정 탭 아래에 올바르게 입력됩니다. 보드를 대표하는 값을 얻으려면 HyperLynx 또는 유사한 시뮬레이터를 사용해야 합니다.

설계에서 EMIF 타이밍 분석은 TimeQuest 타이밍 분석에서 긍정적인 차이를 보입니다.

  • Altera Quartus® II 소프트웨어 외부 메모리 인터페이스 타이밍 분석은 ISI, SSI, DQ/DQS/CK의 상승/하강 모델링과 같은 FPGA 효과, DCD, tDQSQ, tQH, tDH, tDH, tIS, tIH, tIH, tDQSCK, tIH, tDQSCK, 메모리 교정과 같은 메모리 장치 효과와 같은 PCB 효과를 포함한 전체 시스템 수준 분석입니다.
해결 방법

 

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