문서 ID: 000079868 콘텐츠 형태: 오류 메시지 마지막 검토일: 2014-06-30

경고(332174): <filename>.sdc에서 무시된 필터: <hierarchy>.gpll~PLL_OUTPUT_COUNTER|vco1ph[0]는 핀과 일치할 수 없습니다</hierarchy></filename>.

환경

    PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

Stratix® V, Arria® V 또는 Cyclone® V 장치 제품군에 PLL 인텔® FPGA IP 포함된 디자인을 컴파일할 때 Quartus® II 소프트웨어에 이 경고가 표시될 수 있습니다.
문제는 제약 조건을 사용하는 derive_pll_clocks 대신 PLL에 대한 제약 조건을 수동으로 적용 create_generated_clock 할 때 발생합니다.

경고는 PLL 출력 카운터 이름 불일치로 인해 사후 합성과 포스트 핏 넷리스트 간의 불일치로 인해 발생합니다.

해결 방법

이 경고를 피하려면 다음 두 가지 작업 중 하나를 수행하십시오.

  • PLL을 제한하는 데 사용 derive_pll_clocks 하십시오.
  • 아래와 같이 create_generated_clock 제약조건에서 와일드카드를 사용하십시오.

다음과 같은 원래 제약 조건의 경우:

create_generated_clock -name {<hierarchy>.gpll~PLL_OUTPUT_COUNTER|divclk} /
-source [get_pins {<hierarchy>.gpll~PLL_OUTPUT_COUNTER|vco1ph[0]}]

참조를 -source 다음으로 vco1ph[0] 교체합니다 vco*ph[*].

create_generated_clock -name {<hierarchy>.gpll~PLL_OUTPUT_COUNTER|divclk} /
-source [get_pins {<hierarchy>.gpll~PLL_OUTPUT_COUNTER|vco*ph[*]}] /

이 문제는 인텔® Quartus® Prime Pro 또는 스탠다드 에디션 소프트웨어 버전 13.0부터 해결됩니다.

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