문서 ID: 000079902 콘텐츠 형태: 문제 해결 마지막 검토일: 2012-08-29

PLL 출력 클럭이 Cyclone IV 장치의 PLL 비헤이비어 모델에서 부정확할 수 있습니까?

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    예, PLL 출력 클럭은 Cyclone IV 장치의 PLL 비헤이비어 모델의 일부 조건에서 부정확할 수 있습니다. PLL 비헤이비어 모델은 일부 분수 값을 놓칠 수 있는 클럭 곱셈 요소 및 분할 요소를 기반으로 출력 주파수만 계산하기 때문입니다.

     

    예를 들어:

    입력 클럭은 125MHz, 곱셈 팩터는 125, 분할 계수는 1536, PLL 출력 클럭 기간은 시뮬레이션에 의해 98286ps입니다. 그러나 PLL 출력 클럭은 10.172526MHz/98304ps여야 합니다.

    해결 방법

    해결 방법으로서 사용자는 UI에서 고급 PLL 기능을 켤 수 있으므로 PLL 비헤이비어 모델은 사전 매개변수를 사용하여 보다 정밀하게 계산할 수 있습니다.

    문제는 Quartus ® II 소프트웨어 버전 12.1에서 해결될 예정입니다.

     

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 2 제품

    Cyclone® IV FPGA
    Cyclone® IV GX FPGA

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