문서 ID: 000079921 콘텐츠 형태: 문제 해결 마지막 검토일: 2011-11-23

UniPHY를 탑재한 QDR II 및 QDR II SRAM 컨트롤러의 경우 550MHz에서 타이밍 위반 기록

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    550MHz에서 Stratix V 장치를 대상으로 하는 설계가 생성할 수 있습니다. 타이밍 위반을 작성합니다.

    해결 방법

    이 문제에 대한 해결 방법은 없습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    Stratix® V FPGA

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    1

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