문서 ID: 000079941 콘텐츠 형태: 문제 해결 마지막 검토일: 2012-08-16

Stratix V 핀아웃 테이블: 알려진 문제

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

문제 63753:  2012년 7월 이전의 모든 Stratix V 장치에 대한 테이블을 고정합니다.

핀 아웃 파일은 구성 모드가 액티브 모드일 때 구성 후 DCLK를 사용자 I/O로 사용할 수 있음을 표시하지 않습니다.  구성 모드가 액티브 모드일 때 DCLK는 구성 후 일반 I/O 핀으로 사용할 수 있습니다.

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이 문서는 다음 항목에 적용됩니다. 4 제품

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Stratix® V E FPGA
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