문서 ID: 000079968 콘텐츠 형태: 문제 해결 마지막 검토일: 2014-09-08

V 장치에서 OBSAI 프로토콜을 구현할 때 결정적 지연 시간 PHY가 rx_syncstatus 달성하지 못할 수 있는 조건은 Cyclone?

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

Cyclone® V 장치에서 결정적 지연 시간 PHY를 사용하여 OBSAI 프로토콜을 구현할 때, 링크 업 과정에서 IDLE, IDLE_ACK 및 IDLE_REQ 패턴이 전송될 때 rx_syncstatus 달성하지 못할 수 있습니다. rx_patternalign 다시 시도하거나 rx_digitalreset 주장하여 동기화를 달성할 수 있습니다.

이는 다음 구성의 결정적 지연 시간 PHY에 적용됩니다.

  • 데이터 속도: 3.072Gbps
  • PMA-PCS 데이터 폭: 20비트

관련 자료

관련 제품

이 문서는 다음 항목에 적용됩니다. 4 제품

Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Cyclone® V GX FPGA
Cyclone® V ST SoC FPGA

추가적 도움이 필요하십니까?

지원팀 연락처

보증 제외

1

본 사이트의 모든 게시물 및 콘텐츠 사용은 Intel.com 이용 약관이 적용됩니다.

이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.