Quartus® II 소프트웨어 버전 13.0에서 DDIO 블록을 포함한 디자인을 구현할 때 설계가 제대로 구현되지 않을 때 내부 오류가 나타날 수 있습니다.
ddio 블록의 클럭은 클럭 소스에 연결되어야 하지만 GND 또는 VCC는 연결하지 않아야 합니다. Altera 사용하는 경우® DDR IP는 포트 연결을 확인하여 모든 신호가 신중하게 유선되어 있는지 확인해야 합니다.
추가 릴리스에서 이 내부 오류를 더 준비 오류로 수정합니다.
Quartus® II 소프트웨어 버전 13.0에서 DDIO 블록을 포함한 디자인을 구현할 때 설계가 제대로 구현되지 않을 때 내부 오류가 나타날 수 있습니다.
ddio 블록의 클럭은 클럭 소스에 연결되어야 하지만 GND 또는 VCC는 연결하지 않아야 합니다. Altera 사용하는 경우® DDR IP는 포트 연결을 확인하여 모든 신호가 신중하게 유선되어 있는지 확인해야 합니다.
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