문서 ID: 000080153 콘텐츠 형태: 제품 정보 및 문서 마지막 검토일: 2015-03-09

인텔® Arria® 10 FPGAs 경쟁 보류 및 설정 위반에 대한 타이밍을 닫는 방법은 무엇입니까?

환경

  • 인텔® Quartus® II 구독 에디션
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® Arria® 10개 장치에서 Quartus® II 소프트웨어 피터는 자동으로 레지스터를 적응형 로직 모듈(ALM)에 포장하여 영역을 최적화합니다. 홀드 크리티컬 레지스터가 구동 LUT와 동일한 ALM에 포장되면 라우터는 LUT 앞에 와이어를 추가하여 시간 위반을 방지합니다. 이는 동일한 LUT를 통과하는 중요한 경로 설정에 부정적인 영향을 줄 수 있으므로 이 구조에 대한 설정과 시간 위반을 모두 해결하기가 어렵습니다.

    해결 방법

    새로운 Quartus 설정 파일(. QSF) 할당은 레지스터의 자동 포장과 LUT를 동일한 ALM로 구동하는 것을 방지하는 데 사용할 수 있습니다. 이렇게 하면 라우터가 레지스터 바로 앞에 필요한 홀드 고정 와이어를 추가할 수 있으며 LUT 자체를 통한 중요한 경로 설정에 부정적인 영향을 미치지 않습니다.

    레지스터/LUT 포장을 방지하려면 다음 과제를 사용하십시오.

    set_instance_assignment -name QII_AUTO_PACKED_REGISTERS OFF -to <inst_name>

    이 할당은 Quartus II 소프트웨어 버전 14.0 인텔 Arria 10 FPGA 에디션 이상에서 사용할 수 있습니다. Quartus II 소프트웨어의 향후 릴리스가 자동으로 처리될 예정입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 3 제품

    인텔® Arria® 10 GT FPGA
    인텔® Arria® 10 GX FPGA
    인텔® Arria® 10 SX SoC FPGA

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