문서 ID: 000080168 콘텐츠 형태: 문제 해결 마지막 검토일: 2012-09-11

일반적인 입력을 공유하지 않더라도 Stratix IV PLL이 병합되는 이유는 무엇입니까?

환경

  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus® II 소프트웨어 버전 10.1 SP1 이상에서 문제가 발생하여 두 PLL의 나머지 포트가 일반적이지 않더라도 공통 phaseclock_select 포트를 공유하는 Stratix® IV PLL이 함께 잘못 병합될 수 있습니다.

    이 문제는 게이트 레벨 시뮬레이션 및 하드웨어의 기능적 문제로 이어질 수 있습니다.

    이 문제를 해결하려면 Quartus II 소프트웨어가 PLL을 병합하지 못하도록 하는 자동 병합 PLLs Fitter 설정을 끕니다.

    이 문제는 Quartus II 소프트웨어의 향후 릴리스에서 해결될 예정입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 3 제품

    Stratix® IV E FPGA
    Stratix® IV GT FPGA
    Stratix® IV GX FPGA

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