중요 문제
Arria V, Cyclone V 및 Stratix V 장치의 경우
동적으로 Altera 위상 잠금 루프(PLL) 재구성 IP를 사용하십시오.
장치 분수 PLL(fPLL)의 설정을 재구성합니다. 주장
mgmt_reset PLL 재구성 IP의 신호가 복원됩니다.
fPLL을 원래 SRAM 개체 파일(.sof) 설정으로 설정합니다.
이 복원 기능은 V-시리즈 장치만을 위한 것입니다. 그렇지 않습니다.
Arria 10 장치에서 I/O PLL 또는 fPLL을 재구성할 때 존재합니다.
PLL 재구성 IP를 사용하여 해당 IP를 재구성할 수 있습니다.
I/O PLL 설정하지만 신호 어설션 mgmt_reset
IP에서 원래 .sof 설정을 복원하지 않습니다.
I/O PLL의 신호를 어설션하면 reset 신호가 지워지게됩니다.
IP에서 FIFO 버퍼를 명령합니다. I/O PLL 재설정을 주장하는 경우,
I/O PLL이 손실되고 잠금이 회복되지만 새 설정은
보존됩니다.
Arria 10 장치의 경우 고속 직렬 인터페이스(HSSI) fPLL에는 재구성을 위한 Avalon 메모리 매핑(Avalon-MM) 인터페이스가 있습니다. Avalon-MM 인터페이스는 원시 인터페이스로 동적으로 변경할 수 있습니다. 런타임에 설정합니다. 새 fPLL 설정은 언제든 유지됩니다. 트랜시버 동적 재구성 재설정, PLL 재설정 또는 둘 다 재설정합니다.
fPLL의 경우:
- HSSI fPLL IP는 구성을 덤프할 수 있는 옵션이 있습니다. 메모리 초기화 파일(.mif)으로 설정, 시스템 Verilog 디자인 파일(.sv) 또는 C 헤더 파일. 재구성 시 첫 번째 구성에서 두 번째 구성까지 Arria 10 장치, 생성하려면 HSSI fPLL IP의 두 가지 변형을 생성해야 합니다. .mif, .sv 또는 C 헤더 파일입니다. 중 하나를 사용할 수 있습니다. fPLL 설정을 변경하기 위해 새 설정에서 스트리밍할 파일 첫 번째 구성부터 두 번째 구성까지.
I/O PLL의 경우:
- I/O PLL IP는 구성을 덤프할 수 있는 옵션이 있습니다. 설정을 .mif로 설정합니다. 여러 PLL 구성을 결합할 수 있습니다. 단일 .mif로 함께 연결하여 PLL 재구성에 로드할 수 있습니다. IP. 이 파일을 사용하여 새 설정에서 스트리밍하여 변경할 수 있습니다. 여러 구성 간의 I/O PLL 설정입니다.
두 개의 fPLL 예제 설계가 제공됩니다. 재구성. 첫 번째 예에서는 .sv 파일 스트리밍을 보여 줍니다. 네이티브 PHY IP 코어의 구성 배열을 사용합니다. 두 번째 예에서는 HSSI fPLL 커플 카운터를 수정하는 방법을 보여줍니다. 스트리밍할 필요 없이 Avalon-MM 인터페이스를 통한 설정 전체 구성입니다.
자세한 정보가 필요한 경우 Altera 문의하십시오.