문서 ID: 000080254 콘텐츠 형태: 문제 해결 마지막 검토일: 2011-11-23

V 장치에서 PLL을 공유할 때 UniPHY가 포함된 DDR2 및 DDR3 SDRAM 컨트롤러에 Stratix 대한 타이밍 관련 경고 메시지

환경

  • 인텔® Quartus® II 구독 에디션
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    Stratix PLL/DLL 슬레이브 모드에서 디자인을 인스턴스화할 때 V 장치, TimeQuest 타이밍 분석기가 경고 메시지를 표시할 수 있음 다음과 유사합니다.

    Warning: Ignored filter at slave_report_timing_core.tcl(176): slave_inst0|controller_phy_inst|memphy_top_inst|umemphy|uio_pads| dq_ddio[1].ubidir_dq_dqs|altdq_dqs2_inst|thechain|clkin could not be matched with a keeper or register or port or pin or cell or net Warning: Command get_path failed
    해결 방법

    이 문제에는 해결 방법이 없습니다. 경고 메시지가 될 수 있습니다. 안전하게 무시됨; 그러나 결과 정확도에 의존하지 마십시오. 타이밍 분석.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    Stratix® V FPGA

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    1

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