문서 ID: 000080313 콘텐츠 형태: 문제 해결 마지막 검토일: 2012-10-15

V 장치에서 하나의 I/O 하위 뱅크에 두 개 이상의 독립적인 ALTLVDS 인터페이스를 배치할 수 없는 인텔® Arria® 이유는 무엇입니까?

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

인텔® Arria® V 장치는 각 하위 은행에서 최대 2개의 독립적인 ALTLVDS 인터페이스를 지원합니다. 예를 들어, LVDS 채널이 인터리브되지 않는 한 두 개의 다른 PLL이 구동하는 뱅크 8A에 두 개의 ALTLVDS 인터페이스를 배치할 수 있습니다.

이 제한을 위반하면 프로젝트 컴파일 중에 오류 메시지가 나타납니다.

해결 방법

조건은 "Arria® V 장치 핸드북 볼륨 1: 장치 인터페이스 및 통합", "Arria® V 장치의 True LVDS 버퍼" 부품에 나열됩니다.

관련 제품

이 문서는 다음 항목에 적용됩니다. 5 제품

Arria® V GX FPGA
Arria® V GZ FPGA
Arria® V ST SoC FPGA
Arria® V SX SoC FPGA
Arria® V GT FPGA

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