문서 ID: 000080329 콘텐츠 형태: 오류 메시지 마지막 검토일: 2014-11-07

오류(21180): PLL 노드 "interlaken_inst|sv_pma:inst_sv_pma|sv_rx_pma:rx_pma.sv_rx_pma_inst에 대한 법적 설정을 찾을 수 없습니다. |rx_pmas[0].rx_pma.rx_cdr" 참조 클럭 주파수 "500.0 MHz"와 출력 클럭 주파수 "6250.000004 MHz"

환경

  • 인텔® Quartus® II 구독 에디션
  • 직렬 Lite III 스트리밍 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus® II 소프트웨어 버전 14.0의 버그로 인해 12.5Gbps의 데이터 속도와 500MHz의 트랜시버 참조 클럭 주파수를 사용하여 Stratix® V 장치에 대한 Seriallite III IP를 컴파일할 때 위의 Fitter 오류가 나타날 수 있습니다.

    해결 방법

    13.1.4 Seriallite III IP 최상위 RTL 파일에서 다음 매개변수를 추출한 다음 14.0 Seriallite III IP 버전으로 전송할 수 있습니다.
                                                                           
    reference_clock_frequency => "312.500000 MHz",
    pll_ref_freq => "500.0 MHz",
    data_rate => "12500.000000 Mbps"

    Seriallite III IP에 대한 다른 데이터 속도 및 트랜시버 REFCLK 주파수 조합도 위의 Fitter 오류를 생성할 수 있습니다.  13.1.4 버전에서 매개변수를 추출하고 14.0 Seriallite III IP 버전으로 전송하여 동일한 해결 방법을 적용할 수 있습니다.
                                                                           
    이 문제는 Quartus® II 소프트웨어 14.1 이후에서 해결되었습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    Stratix® V GX FPGA

    추가적 도움이 필요하십니까?

    지원팀 연락처

    보증 제외

    1

    본 사이트의 모든 게시물 및 콘텐츠 사용은 Intel.com 이용 약관이 적용됩니다.

    이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.