문서 ID: 000080366 콘텐츠 형태: 문제 해결 마지막 검토일: 2021-03-16

RS-FEC가 활성화될 때 10개의 FPGA IP 코어를 인텔® Stratix® 낮은 지연 시간 100G 이더넷이 케이던스* NCSim 및 Xcelium을 사용하여 시뮬레이션하지 못하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    RS-FEC 모드에서 낮은 지연 시간 100G 이더넷 인텔® Stratix® 10 FPGA IP 코어에 문제가 발생하여 Cadence* NCSim 및 Xcelium 모두에서 시뮬레이션이 실패합니다.

    아래 표시된 오류와 유사한 오류가 표시됩니다.

    ncsim: *F, NOSNAP: 라이브러리에 스냅샷 'basic_avl_tb_top'이 존재하지 않습니다.

    해결 방법

    이 문제를 해결하려면 Synopsys* VCSMX를 사용하거나 RS-FEC를 비활성화하십시오.

    이 문제는 인텔® Quartus® Prime Software의 향후 릴리스에서 해결될 예정이 아닙니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Stratix® 10 FPGA 및 SoC FPGA

    추가적 도움이 필요하십니까?

    지원팀 연락처

    보증 제외

    1

    본 사이트의 모든 게시물 및 콘텐츠 사용은 Intel.com 이용 약관이 적용됩니다.

    이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.