문서 ID: 000080373 콘텐츠 형태: 문제 해결 마지막 검토일: 2019-11-06

내부 DMA가 있는 PCIe* IP용 인텔® Stratix® 10 Avalon® -MM 인터페이스가 데이터 전송을 완료하기 전에 읽기 이동기 "완료" 상태를 보내는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • PCI Express*용 Avalon-MM 인텔® Stratix® 10 하드 IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    이 문제는 데이터 경로 경쟁 조건으로 인해 발생합니다. DMA 읽기 이동기 "완료" 상태 업데이트 및 완료 데이터는 내부적으로 2개의 서로 다른 경로/버퍼로 분할됩니다. 데이터는 상태 업데이트에 비해 Avalon® -MM 슬레이브에 더 긴 경로를 사용합니다.

    해결 방법

    이 데이터 경로 경합 상태는 시뮬레이션에서 쉽게 관찰할 수 있습니다. 그러나, 데이터 전송이 완료되기 몇 클럭 사이클 전에 보고된 "완료" 상태를 읽은 것은 레이턴시로 인해 실제 하드웨어 시스템에서는 문제가 되지 않을 것이다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Stratix® 10 FPGA 및 SoC FPGA

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