설명
문제는 Quartus® Prime 소프트웨어 버전 16.1 이전의 타이밍 모델 오차로 인해 발생하며, 이는 ARRIA® 10개의 범용 입력/출력(GPIO) 이중 데이터 속도 입력/출력(DDIO) 입력 경로에 영향을 미칩니다. 이러한 잘못된 상관 관계로 인해 경로에 대한 잘못된 타이밍 분석이 발생하여 TimeQuest 타이밍 분석기 보고서에 타이밍 위반이 포착되고 보고되지 않습니다.
영향을 받는 사용 사례는 다음과 같습니다.
- GPIO DDIO 전체 속도에서 절반 속도 입력 경로를 사용하는 모든 Arria 10개 VID 장치
- 사용 중인 I/O 은행에서 "io_48_lvds_tile_edge"을 사용하여 DDIO 전체 속도에서 하프 레이트 입력 경로를 사용하는 10개 비 VID 장치(10AX115, 10AX090, 10AT115 및 10AT090 제외)를 모두 Arria.
해결 방법
위의 사용 사례 예에 나와 있는 영향을 받는 설계의 경우 Quartus Prime 소프트웨어 버전 17.0 이상을 사용하여 타이밍 분석을 다시 실행합니다. DDIO_IN 전체 속도에서 절반 속도 경로로 타이밍 위반이 관찰되는 경우 PLL 및 재컴파일 프로젝트에서 생성된 클럭의 단계를 변경하십시오.