문서 ID: 000080394 콘텐츠 형태: 문제 해결 마지막 검토일: 2017-06-15

Tx 모드에서 Altera LVDS SERDES IP가 VHDL 시뮬레이션 모델을 생성하지 못하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • LVDS SERDES 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® Quartus® Prime Pro Edition 소프트웨어 버전 17.0 이상에서 문제가 발생하여 Altera LVDS SERDES IP가 생성되지 않을 수 있습니다. 이 문제는 IP가 Tx 모드에 있고 시뮬레이션 모델에 대한 VHDL을 선택했을 때 발생합니다.

    해결 방법

    이 문제를 해결하려면 Verilog HDL에서 시뮬레이션 모델을 생성합니다.

    이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어의 향후 릴리스에서 해결될 예정입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Arria® 10 FPGA 및 SoC FPGA

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