문서 ID: 000080417 콘텐츠 형태: 문제 해결 마지막 검토일: 2020-03-16

자동 협상 및 링크 교육이 활성화되고 링크가 다운될 때 이더넷 TX MAC, RX MAC 및 PHY 레지스터용 인텔® Stratix® 10 E-Tile Hard IP를 읽을 때 Avalon® 메모리 매핑 버스가 응답하지 않는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® Quartus® Prime Pro Edition 소프트웨어 버전 19.2 이상에서 활성화된 자동 협상 및 링크 교육을 통해 이더넷용 인텔® Stratix® 10 E-Tile Hard IP를 사용할 경우 트랜시버 링크가 아직 설정되지 않은 경우 Avalon® 메모리 매핑 레지스터에 액세스할 수 없습니다.

    해결 방법

    인텔® Quartus® Prime Pro Edition 소프트웨어 버전 19.2 이상에서 이 문제를 해결하려면 TX MAC, RX MAC 및 PHY 레지스터를 읽기 전에 트랜시버와의 링크를 설정하십시오.

    이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어 19.3에서 시작해서 해결되었습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 4 제품

    인텔® Stratix® 10 FPGA 및 SoC FPGA
    인텔® Stratix® 10 MX FPGA
    인텔® Stratix® 10 TX FPGA
    인텔® Stratix® 10 DX FPGA

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    보증 제외

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