설명
DSP Builder for FPGAs 버전 18.1 업데이트 2 이하의 문제로 인해 설계에 HDL 가져오기 하위 시스템이 포함되어 있을 때 이 오류가 발생할 수 있습니다. 서브시스템은 알파벳 순으로 처리되며, 이 오류는 HDL 가져오기 서브시스템이 알파벳 순으로 설계의 마지막 서브시스템일 때 발생합니다.
해결 방법
이 문제를 해결하려면 내부 계층 구조가 없고 HDL Import 하위 시스템보다 알파벳순으로 뒤에 오는 이름이 있는 예약된 하위 시스템을 만듭니다. 시스템 계층 구조가 평면화될 때 내부 계층 구조가 있는 하위 시스템의 이름이 바뀌기 때문에 해결 방법 하위 시스템에 내부 계층 구조가 없는 것이 중요합니다.
이 문제는 DSP Builder for 인텔® FPGAs의 향후 릴리스에서 수정될 예정입니다.