문서 ID: 000080471 콘텐츠 형태: 문제 해결 마지막 검토일: 2019-03-21

타이밍 분석기가 외부 PLL LVDS Serdes FPGA IP에 대한 RSKM 값을 표시하지 않는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • LVDS SERDES 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus® Prime Pro Edition 소프트웨어 버전 18.1 이하의 문제로 인해 타이밍 분석기는 설계에 외부 PLL RX LVDS Serdes FPGA IP가 사용될 때마다 RSKM 값을 표시하지 않습니다. 이 문제는 PLL RX LVDS Serdes FPGA IP가 generate 문에서 인스턴스화될 때 발생합니다.

    해결 방법

    이 문제를 해결하려면

    • <project_directory>\ip\ed_synth\<project_name>\altera_lvds_core20_<version>\synth의 400행 sdc_util.tcl에서 -nowarn을 제거합니다.
    • verilog/vhdl 코드에서 LVDS Serdes FPGA IP 인스턴스화에 "generate" 문을 사용하지 마십시오.

    이 문제는 Quartus® Prime Pro Edition 소프트웨어 버전 19.1부터 해결됩니다.

    관련 제품

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    인텔® 프로그래밍 가능 장치

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