문서 ID: 000080483 콘텐츠 형태: 오류 메시지 마지막 검토일: 2020-10-12

내부 오류: 하위 시스템: STA, 파일: /quartus/tsm/sta/sta_clock_mgr.cpp, 줄: 8971

환경

    인텔® Quartus® Prime Standard Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

Quartus® Prime Standard Edition 소프트웨어 버전 19.1의 문제로 인해 컴파일의 합성 단계에서 이 오류가 발생할 수 있습니다. 합성을 위해 Synplify Pro* FPGA 합성 소프트웨어를 사용할 때 이 내부 오류가 발생합니다.

해결 방법

이 문제를 해결하려면 다음 할당을 사용합니다.

set_global_assignment -name DISABLE_LEGACY_TIMING_ANALYZER 켜짐

관련 제품

이 문서는 다음 항목에 적용됩니다. 11 제품

Arria® V FPGA 및 SoC FPGA
인텔® Cyclone® 10 LP FPGA
MAX® V CPLD
Cyclone® V FPGA 및 SoC FPGA
Stratix® IV FPGA
인텔® Arria® 10 FPGA 및 SoC FPGA
MAX® II CPLD
Arria® II FPGA
Cyclone® IV FPGA
인텔® MAX® 10 FPGA
Stratix® V FPGA

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