중요 문제
Stratix V PCI Express(PCIe)용 10G 소프트-XAUI 디자인 개발 키트는 다음 단계에서 피터 프로세스를 완료할 수 없습니다. 고속 메자닌 카드(HSMC) 포트 A의 핀 할당은 트랜시버 채널 0, 2, 3 및 4를 사용하십시오.
10G XAUI 하드웨어 설계는 Stratix 테스트할 수 없습니다. V SI 개발 키트는 설계가 인터페이스할 수 없기 때문입니다. 외부 테스터입니다.
10G XAUI 설계로 타이밍 분석을 충족할 수 없습니다. Quartus 소프트웨어의 Cyclone V PCIe 개발 키트용입니다.
이 문제는 Cyclone 10G 이더넷 12.1 설계에 영향을 미칩니다. V 및 Stratix V 28nm 장치.
이 문제에 대한 해결 방법은 없습니다.
이 문제는 향후 ACDS 릴리스에서 해결됩니다.