문서 ID: 000080570 콘텐츠 형태: 문제 해결 마지막 검토일: 2015-01-01

Stratix V, Arria V 또는 Cyclone V 장치에서 fPLL이 제대로 작동하지 않을 수 있는 원인은 무엇입니까?

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

Stratix® V, Arria® V 및 Cyclone® V 장치의 fPL은 제대로 작동하려면 정밀 저항기를 통해 GND에 RREF 핀을 연결해야 합니다.  RREF 핀이 GND에 직접 연결되거나 왼쪽 부동하는 경우 fPLL의 일부 또는 전부가 작동하지 않을 수 있습니다.

해결 방법

RREF 핀을 연결하는 방법에 대한 구체적인 지침은 사용 중인 장치에 대한 장치 핀 연결 지침을 참조하십시오.

PLL 잠금 손실의 가능한 원인도 참조할 수 있습니다.

 

관련 제품

이 문서는 다음 항목에 적용됩니다. 15 제품

Arria® V ST SoC FPGA
Arria® V SX SoC FPGA
Stratix® V E FPGA
Cyclone® V SX SoC FPGA
Stratix® V GX FPGA
Cyclone® V E FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA
Cyclone® V ST SoC FPGA
Cyclone® V GT FPGA
Arria® V GT FPGA
Cyclone® V GX FPGA
Arria® V GX FPGA
Arria® V GZ FPGA
Cyclone® V SE SoC FPGA

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