설명
Quartus® Prime Pro Edition 소프트웨어 버전 18.1 이하의 문제로 인해 합성 보고서 Processing > Compilation Report > Synthesis > Source Assignments > Ignored Source Level Assignment에 HDL 코딩 램스타일 속성이 보고된 것을 볼 수 있습니다.
이것은 아래와 같이 디자인을 위해 Verilog HDL 또는 VHDL 코드로 작성된 ramstyle 속성이있을 때 발생합니다.
Verilog: (* ramstyle = "M20K" *) reg [<msb>:<lsb>] <variable_name>[<msb>:<lsb>];
VHDL : 속성 ramstyle : 문자열;
특성 ramstyle of <object> : <object_class> <string_value>입니다.
해결 방법
"ramstyle"에 대한 "무시된 소스 수준 할당"에 대한 보고서를 무시하는 것이 안전합니다. RAM은 여전히 Fitter에서 올바르게 구현됩니다. Fitter -> Place Stage -> RAM Summary 보고서의 fitter 보고서에 표시됩니다.
이 문제는 Quartus® Prime Pro Edition 소프트웨어 버전 21.1부터 해결됩니다.