문서 ID: 000080661 콘텐츠 형태: 오류 메시지 마지막 검토일: 2019-06-24

오류(16186): 최상위 사용자 계층 구조를 정교하게 설명할 수 없습니다. "pcie_example_design.vhd(1337)에서 VHDL 정보: vhdl로 돌아와 정교화를 계속합니다"

환경

  • 인텔® Quartus® Prime Pro Edition
  • PCI Express*용 Avalon-ST 인텔® Stratix® 10 하드 IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    PCIe* 설계 예 버전 18.1용 인텔® Stratix® 10 Avalon® -ST Hard IP의 문제로 인해 "HDL 형식 생성" 옵션이 VHDL로 설정되어 있을 때 이 오류가 발생할 수 있습니다.
     

    해결 방법

    인텔® Quartus® Prime Pro Edition 소프트웨어 버전 18.1에서 이 문제를 해결하려면 Verilog에 "HDL 형식 생성" 옵션을 설정합니다. 이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어 버전 19.1부터 해결되었습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Stratix® 10 FPGA 및 SoC FPGA

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