문서 ID: 000080665 콘텐츠 형태: 제품 정보 및 문서 마지막 검토일: 2019-03-21

PLL 모드에서 IOPLL 또는 기본 PHY를 사용하여 이더넷 Stratix® 10 FPGA IP용 E-타일 하드 IP에 AIB(Advance Interface Bus) 클럭을 제공하려면 어떻게 해야 합니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • 이더넷 인텔® FPGA IP용 E-tile 하드 IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    이더넷 Stratix® 10 FPGA IP용 E-Tile 하드 IP의 현재 릴리스의 제한으로 인해 외부 클럭 소스를 AIB 클럭에 제공하는 입력으로 사용할 수 없습니다.

    해결 방법

    이 기능은 Quartus® Prime 소프트웨어의 향후 릴리스에 추가될 예정입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Stratix® 10 FPGA 및 SoC FPGA

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    보증 제외

    1

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