문서 ID: 000080667 콘텐츠 형태: 문제 해결 마지막 검토일: 2021-03-16

시뮬레이션에서 인텔® Stratix® 10 CIC 인텔® FPGA IP Core for 인텔® Quartus® Prime Pro Edition 소프트웨어 버전 18.1 소프트웨어 생성 예제 설계의 출력이 0에 고정된 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • CIC 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® Quartus® Prime Pro Edition 소프트웨어 버전 18.1 소프트웨어의 인텔® Stratix® 10 CIC 인텔® FPGA IP 문제로 인해 IP가 데시메이터 필터 유형으로 구성되고 "가변 속도 변경 계수 활성화" 기능이 켜져 있을 때 시뮬레이션에서 이 IP의 출력이 0으로 고정된 것을 관찰할 수 있습니다.

    해결 방법

    이 문제를 해결하려면 test_data 디렉터리의 cic_ii_0_example_design_tb_input.txt 에서 원시 데이터 입력을 다음 형식으로 변경합니다.

    데이터1, 인수1

    데이터2, 요인2

    ...

    예를 들어:

    0,8

    16,8

    ...

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Stratix® 10 FPGA 및 SoC FPGA

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    1

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