인텔® Stratix® 10 H-Tile Production FPGA 장치의 25G 이더넷 인텔® Stratix® 10 IP에 대한 배경 보정을 비활성화할 수 없는 이유는 무엇입니까?

인텔® Quartus® Prime Pro Edition 소프트웨어 버전 18.1.2, 18.1.1 및 18.1의 문제로 인해 H-tile 프로덕션 장치용 소프트 25G 이더넷 인텔® Stratix® 10 IP 코어를 사용할 때 사용자는 트랜시버 제어 및 상태 등록의 0x542[0]을 등록하기 위해 0을 작성하여 배경 교정을 비활성화할 수 없습니다.

이 문제를 해결하려면 아래 단계를 따르십시오.

1. 사용자는 25G 이더넷 인텔® Stratix® 10 IP의 인텔 Quartus Prime IP 파일(.ip 파일)을 찾아야 합니다.

2. .ip 파일에서 SYNOPT_AUTO_ADAPTATION 매개변수를 검색합니다.  값을 1에서 0으로 변경합니다.

SYNOPT_AUTO_ADAPTATION
RX PMA CTLE/DFE 모드에 대한Enable 자동 적응 트리거링
0

3. 25G 이더넷 인텔® Stratix® 10 IP를 재생성합니다.

4. 인텔® Quartus® Prime Pro Edition에서 디자인을 재구성합니다.

5. 트랜시버 재구성 Avalon* -MM 인터페이스를 사용하여 트랜시버 제어 및 상태 레지스터의 등록 0x542[0]에 0x0 기록하여 배경 보정을 비활성화합니다. 배경 보정을 활성화하고 비활성화하는 방법에 대한 자세한 내용은 인텔® Stratix® 10 L-및 H-Tile 트랜시버 PHY 사용자 가이드의 배경 교정 섹션을 참조하십시오.

6. 재구성 레지스터 액세스를 수행합니다.

7. 0x542[0]을 등록하기 위해 0x1 작성하여 배경 교정을 활성화합니다. 적응이 필요한 경우, 신호 적응을 시작하는 방법에 대한 자세한 내용은 적응 제어 - 인텔® Stratix® 10 L 및 H-Tile Transceiver PHY 사용자 가이드의 시작 섹션을 참조하십시오.