문서 ID: 000080669 콘텐츠 형태: 문제 해결 마지막 검토일: 2019-07-01

JESD204C IP가 인텔® Stratix® 10개 장치에서 재설정된 후 tx_ready_err CSR 레지스터 비트가 플래그가 지정되는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • JESD204B 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    JESD204C IP 링크가 인텔® Stratix® 10 장치에서 위로 올라가면 IP에 따뜻한 재설정이 적용된 경우 IP 재설정 직후 예상치 못한 tx_ready_err CSR 레지스터 비트가 플래그가 지정될 수 있습니다.

    이는 트랜시버가 재설정되고 mgmt_clk(avs_clk 도메인)가 재설정되지 않은 후 tx_ready 해제되기 때문입니다.

    해결 방법

    이 문제를 해결하려면 다음 중 하나를 수행합니다.

    1. 오류 인터럽트 지우기.

    2. 인터럽트를 피하려면 IP 재설정이 있을 때 mgmt_clk(avs clk domain) 재설정을 연장하여 재설정 기간 동안 오류가 표시되지 않도록 합니다.

    이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어의 향후 릴리스에서 해결될 예정입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Stratix® 10 TX FPGA

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    1

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