중요 문제
설명
Verilog HDL에서 생성되는 CPRI IP 코어 변형 및 Synopsys VCS MX 시뮬레이터에 MAP 인터페이스 장애 시뮬레이션을 포함합니다. 이 문제는 안테나 캐리어의 의무 주기 문제로 인해 발생합니다. 인터페이스.
해결 방법
다른 시뮬레이터를 사용하여 이러한 변형을 시뮬레이션하거나 설계 또는 테스트벤치가 RX MAP 데이터를 래치하는지 확인하십시오( 안테나 캐리어 인터페이스에서 보내는 데이터) 음수 양수 가장자리가 아닌 인터페이스 클럭의 에지입니다.
테스트벤치에서 다음을 변경하여 음수 클럭 에지:
<variation_name>_testbench/altera_cpri/tb.vhd 파일, 문자열 교체
(clk_iq_map’event and clk_iq_map = ’1’)
문자열과 함께
(clk_iq_map’event and clk_iq_map=’0’)
이 문제는 향후 CPRI MegaCore 버전에서 해결됩니다. 함수.