문서 ID: 000080712 콘텐츠 형태: 문제 해결 마지막 검토일: 2014-09-08

V GZ 및 Stratix® V 장치에서 OBSAI 프로토콜을 구현할 때 결정적 지연 시간 PHY가 Arria® 어떤 조건에서 rx_syncstatus 달성하지 못할 수 있습니까?

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

V GZ 및 Arria® Stratix® V 장치에서 결정적 지연 시간 PHY를 사용하여 OBSAI 프로토콜을 구현할 때, 링크 업 과정에서 IDLE, IDLE_ACK IDLE_REQ 패턴을 보낼 때 rx_syncstatus 달성하지 못할 수 있습니다. rx_patternalign 다시 시도하거나 rx_digitalreset 주장하여 동기화를 달성할 수 있습니다.

이는 다음 구성을 통해 결정적 지연 시간 PHY에 적용됩니다.

  • 데이터 속도: 6.144Gbps 또는 3.072Gbps
  • PMA-PCS 데이터 폭: 20비트
해결 방법

이 문제를 해결하려면 다음 단계를 따르십시오.

릴리스 전 Quartus® II 소프트웨어 버전의 경우 14.0:

  1. 소프트웨어 패치(patch0.87)를 얻으려면 인텔 사전 판매 지원을 제출하십시오.
  2. 패치가 설치되면 Quartus II 설정 파일(.qsf)에 다음 할당을 추가 하십시오.
    set_global_assignment -name VERILOG_MACRO "SV_XCVR_CUSTOM_NATIVE_ASSERT_SYNC_STATUS_IMM=\"assert_sync_status_imm\""
  3. 결정적 지연 시간 PHY IP를 재생성합니다.
  4. 디자인을 다시 컴파일합니다.

Quartus II 소프트웨어 버전 14.0 이상:

  1. .qsf 파일에 다음 할당을 추가합니다.
    set_global_assignment -name VERILOG_MACRO "SV_XCVR_CUSTOM_NATIVE_ASSERT_SYNC_STATUS_IMM=\"assert_sync_status_imm\""
  2. 결정적 지연 시간 PHY IP를 재생성합니다.
  3. 디자인을 다시 컴파일합니다.
  4. 단일 장치에서 CPRI 및 OBSAI 프로토콜을 모두 구현하는 경우 추가 지원을 위해 인텔 PreSales 지원을 엽니다 .

관련 제품

이 문서는 다음 항목에 적용됩니다. 4 제품

Arria® V GZ FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA
Stratix® V GX FPGA

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