예, EP3SL200F1517 및 EP3SE260F1517 장치의 비DPA 모드에서 ALTLVDS 수신기를 사용할 때 Stratix® III 장치의 샘플링 창 타이밍에 문제가 있습니다. 코너 PLL에 의해 구동되는 비DPA 모드의 ALTLVDS 수신기만이 Quartus® II 소프트웨어 버전 9.1SP1 이전에 컴파일된 설계에 대한 이 문제의 영향을 받습니다. LVDS 수신기 입력은 비트 기간의 중앙에 있는 이상적인 위치 대신 비트 기간의 전환 영역 근처의 입력 데이터를 샘플링합니다. 이렇게 하면 타이밍 여백이 작아 입력 샘플링 오류의 위험이 높아질 수 있습니다.
센터 PLL로 구동되는 ALTLVDS 수신기는 이 문제의 영향을 받지 않습니다(PLL_[L,R][2,3]).
이 문제는 Quartus II 소프트웨어 버전 9.1SP2에서 해결되었습니다. 새로운 설계의 경우 Quartus II 소프트웨어의 수정으로 LVDS 링크의 타이밍 마진이 향상됩니다. 기존 설계의 경우 재구성 시 타이밍 분석을 반복하는 조건으로 설계를 다시 컴파일할 위험이 최소화됩니다. PLL에 의해 구동되는 모든 코어 또는 I/O 로직은 ALTLVDS 수신기의 데이터 샘플링 위치를 최적화하는 수정된 PLL 위상 이동으로 인해 타이밍이 다를 수 있습니다.
다음 패치는 Quartus II 소프트웨어 버전 9.1 및 9.1SP1에서 이 문제를 해결할 수 있습니다. 패치를 설치한 후 최적화된 샘플링 창 타이밍을 활용하려면 피터, 어셈블러 및 TimeQuest를 다시 실행해야 합니다.