중요 문제
설명
이 문제는 DDR2 및 DDR3 제품에 영향을 미칩니다.
Arria V 및 Cyclone V 장치의 경우 결과 장치를 수정해야 합니다. 하드 인터페이스를 맨 위에 결합하려는 경우 RTL 코드 하단에 장치가 하나 있습니다.
해결 방법
이 문제에 대한 해결 방법은 다음과 같습니다.
I/O 핀 pll_ref_clk 은 둘 다로 라우팅할 수 없습니다.
상단 및 하단 PLL; 따라서 라우팅할 필요가 있습니다.
GCLK 네트워크와 두 PLL에 대한 팬아웃을 통해 I/O.
RTL 파일에 다음 줄을 추가합니다.
wire global_pll_ref_clk;
altclkctrl #( .clock_type("GLOBAL CLOCK"), .number_of_clocks(1)
) global_pll_ref_clk_inst ( .inclk(pll_ref_clk),.outclk(global_pll_ref_clk));
입력 hmi0 신호 pll_ref_clk 및 hmi1 인스턴스화 교체
와 함께 global_pll_ref_clk.
이 문제는 향후 버전에서 해결됩니다.