문서 ID: 000080733 콘텐츠 형태: 문제 해결 마지막 검토일: 2016-07-04

Arria 10 DisplayPort 설계에 대한 타이밍 위반

환경

  • 인텔® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    Arria 10 장치용 DisplayPort 디자인을 실행하면 설계가 발생할 수 있습니다. 신호에 대한 rx_restart 타이밍 위반. 이 신호는 다음과 같이 클럭됩니다. rx_std_clkout DisplayPort IP 코어에 있지만 리셋에 연결됩니다. Avalon 메모리 매핑(Avalon-MM) 클럭에서 실행되는 리셋 컨트롤러의 핀 도메인.

    해결 방법

    이 문제를 해결하려면 리셋 동기화기를 추가하십시오. rx_restart 리셋에 연결하기 전에 최상위 수준에서 신호 컨트롤러.

    이 문제는 DisplayPort IP 코어의 버전 15.1 업데이트 1에서 해결되었습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Arria® 10 FPGA 및 SoC FPGA

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