설명
Modelsim 5.8 SE 시뮬레이터는 유형으로 wire 선언되지 않은 설계 이름(예: 모듈 포트)을 generate 의미하는 블록이 포함된 Verilog HDL 디자인을 로드할 때 충돌하고 사라집니다.
작업으로 새 와이어를 만들고 설계 이름에 와이어를 할당합니다. 블록에서 generate 이 와이어를 참조하십시오.
이 문제는 Modelsim 시뮬레이터 버전 6.0에서 해결되었습니다.