Transceiver Bank에 인접한 10개의 파티션을 인텔® Stratix® 배치하고 다른 프로젝트에서 내보내고 재사용할 수 없는 이유는 무엇입니까?

Prime Pro Edition 소프트웨어 버전 인텔® Quartus® 18.0 이전의 문제로 인해 파티션이 한 프로젝트(또는 개발자 프로젝트)에서 Transceiver Bank에 인접한 행 클럭 영역에 배치되고 QDB_FILE_PARTITION 할당을 다른 프로젝트(또는 소비자 프로젝트로)로 재사용할 때 다음 내부 오류가 나타날 수 있습니다.

내부 오류: 하위 시스템: VPR20KMAIN, 파일: /quartus/fitter/vpr20k/altera_arch_common/altera_arch_re_network_routing_constraints.cpp

• 클럭 섹터는 그림의 녹색 상자에 의해 정의됩니다. 1
• 행 클럭 영역은 반시계 섹터 전체이며, 한 개의 LAB 행 높이가 그림의 빨간색 점선 상자로 표시됩니다. 1.
  • 소비자 프로젝트에서 재사용된 파티션이 이 지역에 배치되어 있는 경우 위의 내부 오류가 나타날 수 있습니다.

이 문제를 해결하려면 개발자 프로젝트의 로직 잠금 영역을 사용하여 Transceiver Bank에 인접한 행 클럭 영역에 파티션을 배치하지 마십시오.

• 개발자 프로젝트에서 로직 잠금 영역 제약 조건을 사용하여 Transceiver Bank에서 반시계 섹터로 내보낼 파티션의 배치를 제한합니다(강조 표시된 노란색 영역 외부로 제한). 최종 단계에서 파티션을 컴파일하고 내보냅니다.
• 소비자 프로젝트에서 재사용할 때 내보낸 파티션은 개발자 프로젝트에 정의된 배치를 유지합니다.

이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어의 향후 버전에서 해결될 예정입니다.

다른 최상위 레벨의 다른 프로젝트에서 내보내는 인텔® Stratix® 10개의 파티션을 컴파일할 수 없는 이유는 무엇입니까?

내부 오류: 하위 시스템: PTI, 파일: /quartus/tsm/pti/pti_tdb_builder.cpp

내부 오류: 하위 시스템: LALE, 파일: /quartus/적법성/lale/lale_new_solver.cpp

다른 프로젝트에서 I/O 뱅크 오브 EMIF/PHY Lite/LVDS 인터페이스, 내보내기 및 재사용 옆에 인텔® Stratix® 10개의 파티션을 배치할 수 없는 이유는 무엇입니까?