문서 ID: 000080799 콘텐츠 형태: 오류 메시지 마지막 검토일: 2018-06-20

오류(20181) IOPLL의 permit_cal 입력 <downstream pll=""> 올바르게 연결되지 않았습니다.</downstream>

환경

    인텔® Quartus® Prime Pro Edition
    IOPLL 인텔® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

인텔® Quartus® Prime Pro Edition 소프트웨어 버전 18.0 업데이트 1에서 계단식 PLL로 인텔 Stratix® 10 디자인을 컴파일할 때 이 오류 메시지가 나타날 수 있습니다. 이 오류 메시지는 버전 18.0 업데이트 1에서 새로 생성되었으며 업스트림 PLL이 교정에 실패했을 때 다운스트림 PLL이 보정되는 것을 방지하기 위한 새로운 적법성 검사 결과입니다.

오류(20181) IOPLL permit_cal 입력이 올바르게 연결되지 않았습니다. 다운스트림 IOPLL permit_cal 포트는 IOPLL IP 매개변수 편집기를 사용하여 내보내고 업스트림 IOPLL

해결 방법

이 오류를 방지하려면 PLL의 매개변수 편집기 GUI에서 '코어 클럭 네트워크 캐스케이딩을 통해 업스트림 PLL에 연결(permit_cal 입력 신호 생성)'을 확인하고 이 포트가 업스트림 PLL의 잠긴 포트에 연결되어 있는지 확인하여 다운스트림 PLL의 'permit_cal' 입력 포트가 노출되는지 확인하십시오.

관련 제품

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인텔® Stratix® 10 FPGA 및 SoC FPGA

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