문서 ID: 000080830 콘텐츠 형태: 문제 해결 마지막 검토일: 2019-01-30

다기능이 활성화된 H-Tile 장치용 인텔® Stratix® 10 Avalon®-ST PCI Express* 하드 IP가 PF2 및 PF3에 대한 max_read_req_size 매개변수를 0으로 설정하여 RTL을 생성하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • PCI Express*용 Avalon-ST 인텔® Stratix® 10 하드 IP
  • PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    인텔® Quartus® Prime Pro 버전 18.0의 문제로 인해 다기능이 활성화된 H-Tile 장치에 대한 인텔® Stratix® 10개의 Avalon®-ST PCI Express* 하드 IP는 PCIe* 사양에 따라 지정된 2가 아닌 0으로 설정된 PF2PF3에 대한 max_read_req_size 매개변수로 RTL을 생성합니다.

    해결 방법

    이 문제는 인텔® Quartus® Prime Pro 버전 18.1에서 해결되었습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Stratix® 10 FPGA 및 SoC FPGA

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