중요 문제
PCI Express*용 P-Tile/H-Tile Avalon® 스트리밍 인텔® FPGA IP PCI Express*용 P-Tile/H-Tile Avalon® 메모리 매핑 인텔® FPGA IP 다중 기능 또는 단일 루트 I/O 가상화(SR-IOV) 기능이 활성화될 때 선택적 대체 라우팅 ID 해석(ARI) 기능을 구현합니다. ARI 기능에는 호스트 BIOS가 열거 프로세스를 수행하는 데 도움이 되는 다음 기능 번호라는 필드가 포함됩니다. ARI가 활성화되고 P-Tile의 경우 물리적 기능(PF)의 수가 8개 미만이거나 H-타일의 경우 4개 미만인 경우, 다음 함수 번호가 PF 1의 값을 잘못 표시합니다.
그 결과 루트 포트가 잘못된 다음 기능 번호로 가리키는 기존 PF에 구성 요청을 발행하기 때문에 AER이 활성화되면 엔드포인트에서 다음 오류 상태 비트가 설정될 수 있습니다.
- Correctable Error Detected (Device Status Register)
- 지원되지 않는 요청 감지(장치 상태 레지스터)
- 치명적이 아닌 권고 오류 상태(수정 가능한 오류 상태 레지스터)
- 지원되지 않는 요청 오류 상태(수정할 수 없는 오류 상태 레지스터)
- Only set if Advisory Non-Fatal Error Mask bit is set to ‘0’ (Correctable Error Mask Register)
An ERR_COR message will be sent to the Root Port if AER is enabled by setting the following bits below:
- Advisory Non-Fatal Error Mask is set to '0' (Correctable Error Mask Register)
- Correctable Error Reporting Enable is set to '1' (Device Control Register)
- 지원되지 않는 요청 보고 활성화가 '1'로 설정되어 있습니다(장치 제어 레지스터)
루트 포트에서 지원되지 않는 요청 상태가 수신된 경우 다음 비트가 설정됩니다.
- 수령 마스터 중단(보조 상태 등록)
또한 루트 포트에서 ERR_COR 수신되고 AER이 활성화되면 다음 비트가 설정됩니다.
- 수신된 ERR_COR(루트 오류 상태 레지스터)
PCI Express*용 P-Tile/H-Tile Avalon® 스트리밍 인텔® FPGA IP PCI Express*용 P-Tile/H-Tile Avalon® 메모리 매핑 인텔® FPGA IP 경우, 소프트웨어는 열거가 완료될 때마다 감지된 오류를 무시할 수 있습니다. 열거 후 끝점에 다음 오류 상태 비트가 설정되어 있으면 소프트웨어가 이를 무시해도 안전합니다.
- 수정 가능한 오류 감지(장치 상태 레지스터)
- 지원되지 않는 요청 감지(장치 상태 레지스터)
- 치명적이 아닌 권고 오류 상태(수정 가능한 오류 상태 레지스터)
- 지원되지 않는 요청 오류 상태(수정할 수 없는 오류 상태 레지스터)
- 치명적이지 않은 권고 오류 마스크 비트(수정 가능한 오류 마스크 레지스터)가 '0'으로 설정된 경우에만
단순성을 위해 다음 순서로 해결 방법을 수행할 수 있습니다.
- 열거가 완료되면 모든 PCIe 엔드포인트 기능에 대한 아래의 오류 레지스터(모든 비트)를 지웁니다.
- 장치 상태 레지스터
- 수정 가능한 오류 상태 레지스터
- 수정할 수 없는 오류 상태 레지스터
- 위의 PCIe 엔드포인트 기능과 관련된 PCIe 루트 포트에 대한 아래 오류 레지스터(모든 비트)를 지웁니다.
- 보조 상태 등록
- 루트 오류 상태 레지스터
- 각 PCI 열거 프로세스에 대해 1단계와 2단계를 반복합니다.
오류에 대한 런타임 폴링이 수행되는 경우, '수정 가능한 오류 감지', '지원되지 않는 요청 감지', '권고 비 치명적인 오류 상태', '지원되지 않는 요청 오류 상태'를 폴링 소프트웨어에서 확인하여 이 문제를 다른 안정성 오류와 차별화할 수 있습니다. 이러한 4비트만 설정된 경우, 엔드포인트의 오류가 PCI Express*용 P-Tile/H-Tile Avalon® 스트리밍 인텔® FPGA IP 또는 PCI Express* 문제에 대한 P-Tile/H-Tile Avalon® 메모리 매핑 인텔® FPGA IP 관련이 있다고 가정할 수 있으며, 위의 1단계 및 2단계에 나열된 오류 상태 비트를 지우는 것이 적절합니다.
P-Tile의 경우, 사용자 로직은 CII(Configuration Intercept Interface)를 사용하여 루트 포트에서 구성 읽기를 발행할 때 ARI 다음 기능 번호를 올바르게 광고할 수 있습니다.