문서 ID: 000080842 콘텐츠 형태: 문제 해결 마지막 검토일: 2019-01-28

인텔® Stratix® 10 FPGA 낮은 지연 시간 100G 이더넷 인텔® FPGA IP 타이밍에 실패하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • Arria® 10 및 Stratix® V용 저지연 100G 이더넷 인텔® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    인텔® Stratix® 10 FPGA RSFEC 및/또는 KR 모드가 활성화된 낮은 지연 시간 100G 이더넷 인텔® FPGA IP 사용할 때 타이밍 위반이 관찰될 수 있습니다.

    해결 방법

    인텔® Quartus® Prime 버전 18.0 또는 18.1을 사용할 때 이러한 타이밍 위반을 해결하려면:

    • a.확인 Tthe 낮은 지연 시간 100G 이더넷 인텔® FPGA IP 배치 Quartus Prime Chip Planner를 사용하십시오.
      • 코어의 하드 블록이 인텔® Stratix® 10 100G IP 배치 배치에 방해가 되는 경우 긴 라우팅을 생성하고 타이밍이 좋지 않을 수 있습니다.
      • 이 경우 가능하면 다른 트랜시버 위치 집합을 선택하십시오.
    • b. 더 나은 타이밍 결과를 얻으려면 시드 스윕시도하십시오.

    이 문제는 개선되었지만 인텔® Quartus® Prime Edition 소프트웨어의 버전 19.1에서 해결되지 않았습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 4 제품

    인텔® Stratix® 10 GX FPGA
    인텔® Stratix® 10 SX SoC FPGA
    인텔® Stratix® 10 MX FPGA
    인텔® Stratix® 10 TX FPGA

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