문서 ID: 000080849 콘텐츠 형태: 문제 해결 마지막 검토일: 2021-05-05

인텔® MAX® 10에서 듀얼 구성 인텔® FPGA IP 사용할 때 제한되지 않는 클럭이 보고되는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Standard Edition
  • 듀얼 구성 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    An unconstrained clock is reported as shown below when using Dual Configuration Intel® FPGA IP on MAX®10:

    altera_dual_boot:dual_boot_0|alt_dual_boot_avmm:alt_dual_boot_avmm_comp|alt_dual_boot:alt_dual_boot|ru_clk

     

     

    해결 방법

    이 문제를 해결하려면 SDC 파일의 "create_generated_clock" 명령을 비롯한 타이밍 제약 조건을 생성합니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® MAX® 10 FPGA

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    1

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