문서 ID: 000080852 콘텐츠 형태: 문제 해결 마지막 검토일: 2019-09-24

"Enable RS-FEC" 또는 "Enable Dynamic RS-FEC" 옵션을 선택할 때 저지연 100G 이더넷 인텔® Stratix® 10 FPGA IP 코어 변형에 대해 NCSim 또는 Xcelium의 설계 사례 시뮬레이션이 실패하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • 저지연 100G 이더넷 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    인텔® Quartus® Prime Pro Edition 소프트웨어 버전 18.1 이하의 문제로 인해 "RS-FEC 활성화"가 있는 저지연 100G 이더넷 인텔® Stratix® 10 FPGA IP 코어 변형에 대한 설계 예제의 시뮬레이션 또는
    선택한 "동적 RS-FEC 사용" 옵션은 NCSim 또는 Xcelium에서 실패합니다. 이 오류는 일반적으로 다음과 같은 형식을 취합니다.

    *F,NOSNAP: 스냅숏 'basic_avl_tb_top'이(가) 라이브러리에 없습니다.

    해결 방법

    이 문제를 해결하려면 NCSim 또는 Xcelium에서 시뮬레이션을 위한 설계 예제를 생성할 때 IP의 매개변수 편집기에서 RS-FEC 사용 또는 동적 RS-FEC 사용 옵션을 선택하지 마십시오.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Stratix® 10 FPGA 및 SoC FPGA

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    1

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