문서 ID: 000080855 콘텐츠 형태: 문제 해결 마지막 검토일: 2020-01-23

10Mbps 속도 모드에서 작동하는 트리플 스피드 이더넷 인텔® FPGA IP TX와 RX 통계 카운터 간 인터리브를 읽는 동안 제어 상태 레지스터(CSR) 지연 시간이 일치하지 않는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    인텔® Quartus® Prime Software 버전 19.1 및 19.2의 문제로 인해 10Mbps 속도 모드에서 작동하는 트리플 스피드 이더넷 인텔® FPGA IP TX와 RX 통계 카운터 간의 백투백 인터리브 읽기 중에 일관성 없는 CSR 지연 시간이 관찰됩니다.

    해결 방법

    이 문제를 해결하려면 Rx 경로 통계 카운터 읽기에 읽은 모든 Tx 경로 통계 카운터 사이에 1300ns 이상의 간격을 추가하십시오.

     

    이 문제는 인텔® Quartus® Prime Pro 소프트웨어 버전 19.3부터 해결되었습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 3 제품

    인텔® Cyclone® 10 GX FPGA
    인텔® Arria® 10 FPGA 및 SoC FPGA
    인텔® Stratix® 10 FPGA 및 SoC FPGA

    추가적 도움이 필요하십니까?

    지원팀 연락처

    보증 제외

    1

    본 사이트의 모든 게시물 및 콘텐츠 사용은 Intel.com 이용 약관이 적용됩니다.

    이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.