문서 ID: 000080870 콘텐츠 형태: 문제 해결 마지막 검토일: 2019-04-29

"AN/LT" 및 "PCS_only" 옵션을 선택할 때 이더넷 인텔® Stratix® 10 FPGA IP 변형용 E-Tile Hard IP에 대한 설계 예제 시뮬레이션이 완료되지 않은 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • 이더넷 인텔® FPGA IP용 E-tile 하드 IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® Quartus® Prime 소프트웨어 버전 19.1 이전의 문제로 인해 이더넷용 E-Tile Hard IP에 대한 설계 예시 테스트벤치가 "AN/LT"와 "PCS_only" 옵션을 선택한 10개 FPGA IP 변형을 인텔® Stratix® 완료되지 않습니다.

    해결 방법

    이 문제를 해결하려면 다음 단계를 수행하십시오.

    1.) alt_ehip3_0_example_design/example_testbench 디렉토리로 이동

    2.) "basic_avl_tb_top.sv" 파일 열기

    3.) 변경 라인 461 FROM:

    #5000 i_reconfig_clk = ~i_reconfig_clk;

    받는 사람:

    #500 i_reconfig_clk = ~i_reconfig_clk;

    4.) 재실행 시뮬레이션

    이 문제는 향후 인텔® Quartus® Prime 소프트웨어 릴리스에서 해결될 예정입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 2 제품

    인텔® Stratix® 10 MX FPGA
    인텔® Stratix® 10 TX FPGA

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    보증 제외

    1

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